SAR型ADCとΔΣ型ADCの違い
SAR型ADCは入力を二分探索で絞り込み、Nビットの変換にN回のクロックサイクルを使います。ΔΣ型ADCは目的の帯域より十分高い周波数で標本化し、ノイズシェーピングとデジタルフィルタで分解能を高めます。SAR型は高いサンプリング速度や低消費電力を得やすいとされ、ΔΣ型は16ビットを超える高分解能に向くとされ、後段フィルタによる遅延があります。
入力からデジタル出力まで、変換の順序をたどります。
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SAR / 比較を繰り返す
ΔΣ / 変調してフィルタ処理
基本方式を示す機能ブロック図です。ΔΣは低域用の例で、次数・量子化ビット数・フィルタ構成は製品により異なります。公称ビット数だけで精度や遅延を比較しないでください。
参考資料・更新情報 （2件）
確認日: 2026-11-01
動作原理
コンパレータ、逐次比較レジスタ、DACで入力電圧を二分探索し、最上位ビットから順に決める
差分器・積分器・量子化器の帰還ループで量子化雑音の分布を整形し、後段のデジタルフィルタで高域の雑音を除く
変換に要する時間・遅延
Nビットの変換にN回のクロックサイクル（初期状態を除く）
高いサンプリング周波数で標本化したのち、デシメーションフィルタで標本化レートを下げる。フィルタの種類・次数により遅延と整定時間が変わる。1次の変調器では入力が1クロック分遅れて出力される
分解能の目安
2012年時点の解説では18ビット程度までとされる。DACの素子整合性により、高分解能には校正が必要
24ビットまで可能とされ、16ビットを超える用途に適するとされる。ただし24ビット出力でもダイナミックレンジが24ビット相当になるとは限らない
サンプリング速度・消費電力
高いサンプリング速度を得やすく、消費電力を抑えやすいとされる（EE Timesの解説）
デシメーションフィルタにより、標本化レートを下げて出力する
ノイズの扱い
DACの誤差や雑音で判定を誤ると、後続のビットも誤る。kT/Cノイズを抑えるには入力容量が大きくなる
ノイズシェーピングにより雑音は高域に寄せられる。次数を上げると帯域内のダイナミックレンジが向上するが、安定性の検討が必要になり設計が難しくなる
主な搭載・用途
マイコンに多く内蔵される
デジタルオーディオ、モータ制御器、スイッチング電源など
SAR 型 ADC
- 消費電力を抑えつつ高めのサンプリング速度が必要なとき
- マイコン内蔵ADCとして、中程度の分解能で足りるとき
ΔΣ 型 ADC
- 16ビットを超える高い分解能が必要なとき
- 音声のように、帯域内のダイナミックレンジを重視するとき
観点ごとの違い
| 観点 | SAR 型 ADC | ΔΣ 型 ADC |
|---|---|---|
| 動作原理図に戻る ↑ | コンパレータ、逐次比較レジスタ、DACで入力電圧を二分探索し、最上位ビットから順に決める | 差分器・積分器・量子化器の帰還ループで量子化雑音の分布を整形し、後段のデジタルフィルタで高域の雑音を除く |
| 変換に要する時間・遅延図に戻る ↑ | Nビットの変換にN回のクロックサイクル（初期状態を除く） | 高いサンプリング周波数で標本化したのち、デシメーションフィルタで標本化レートを下げる。フィルタの種類・次数により遅延と整定時間が変わる。1次の変調器では入力が1クロック分遅れて出力される |
| 分解能の目安 | 2012年時点の解説では18ビット程度までとされる。DACの素子整合性により、高分解能には校正が必要 | 24ビットまで可能とされ、16ビットを超える用途に適するとされる。ただし24ビット出力でもダイナミックレンジが24ビット相当になるとは限らない |
| サンプリング速度・消費電力 | 高いサンプリング速度を得やすく、消費電力を抑えやすいとされる（EE Timesの解説） | デシメーションフィルタにより、標本化レートを下げて出力する |
| ノイズの扱い図に戻る ↑ | DACの誤差や雑音で判定を誤ると、後続のビットも誤る。kT/Cノイズを抑えるには入力容量が大きくなる | ノイズシェーピングにより雑音は高域に寄せられる。次数を上げると帯域内のダイナミックレンジが向上するが、安定性の検討が必要になり設計が難しくなる |
| 主な搭載・用途 | マイコンに多く内蔵される | デジタルオーディオ、モータ制御器、スイッチング電源など |
置き換え・調達で確認すること
仕様書と照らし合わせ、確認できた項目にチェックしてください。チェックはこのページを離れると消えます。
一般的な傾向をまとめたものです。個々の製品の値はデータシートで確認してください。誤りはこちらからお知らせください。