主な IC パッケージ略称の正式名・端子配置・ピッチ早見表
データシートや部品表の略称から、端子がどこに出ているか、実装がはんだ付けか面実装か、ピッチがどのくらいかをつかむための表です。ピッチは同じ略称でも複数あるため、実際の値は各メーカーのパッケージ図面で確認します。 言葉の意味から読む ↓
PACKAGE GUIDE / 端子の配置をつかむ
DIP
上面の模式図
対向する 2 辺に 2 列。基板の穴に差し込むスルーホール実装
SOP
上面の模式図
対向する 2 辺からガルウィング形のリードが出る面実装
SSOP
上面の模式図
SOP と同じ 2 辺ガルウィングで、ピッチを詰めたもの
TSSOP
上面の模式図
SSOP と同じ 2 辺ガルウィングで、本体が薄いもの
QFP
上面の模式図
4 辺すべてからガルウィング形のリードが出る面実装
QFN
底面の模式図
リードがなく、パッケージ底面（側面に出る型もある）に電極が出る面実装。中央に放熱用の露出パッドを持つ型がある
BGA
底面の模式図
底面に格子状に並んだはんだボールで接続する面実装
WLCSP
底面の模式図
チップ底面に直接はんだボールを並べた、チップ寸法に近い面実装
端子配置の概念図です。ピン数・寸法・ピッチ・リード形状を指定する図面ではありません。
参考資料・更新情報 （4件）
2つの項目を並べて読む
見たい項目を左右で選べます。異なる製品・試験条件の数値は、そのまま優劣の比較には使えません。
- 略称
- DIP
- 正式名（英語）
- Dual In-Line Package
- 端子の出方
- 対向する 2 辺に 2 列。基板の穴に差し込むスルーホール実装
- 端子ピッチの例
- 2.54 mm（0.100 in）
- 品番ごとの例
- Renesas の資料は 8 ピン DIP の図でピッチ e = 2.54、列間 7.62 mm（300 mil）。TI SN54LVC00A のセラミック DIP（CDIP）14 ピンは 19.55 × 6.7 mm
- 略称
- SOP
- 正式名（英語）
- Small-Outline Package（TI は Japan 起源と注記）
- 端子の出方
- 対向する 2 辺からガルウィング形のリードが出る面実装
- 端子ピッチの例
- 1.27 mm の例が多い
- 品番ごとの例
- TI SN74LVC00A の SOIC 14 ピン（D）はピッチ 1.27 mm、本体 8.65 × 3.91 mm。同じ品番の SOP 14 ピン（NS）は本体 10.30 × 5.30 mm。Renesas の SOP 実装寸法表は 1.27〜0.40 mm の列を持つ
- 略称
- SSOP
- 正式名（英語）
- Shrink Small-Outline Package
- 端子の出方
- SOP と同じ 2 辺ガルウィングで、ピッチを詰めたもの
- 端子ピッチの例
- 0.65 mm の例
- 品番ごとの例
- TI SN74LVC00A の SSOP 14 ピン（DB）はピッチ 0.65 mm、本体 6.20 × 5.30 mm
- 略称
- TSSOP
- 正式名（英語）
- Thin Shrink Small-Outline Package
- 端子の出方
- SSOP と同じ 2 辺ガルウィングで、本体が薄いもの
- 端子ピッチの例
- 0.65 mm の例（0.5 mm の区分もある）
- 品番ごとの例
- TI SN74LVC00A の TSSOP 14 ピン（PW）はピッチ 0.65 mm、本体 5.00 × 4.40 mm。Renesas の SSOP / TSSOP 等の実装寸法表は 1.00・0.80・0.65・0.50・0.40 mm の列に値を持つ
- 略称
- QFP
- 正式名（英語）
- Quad Flat Package
- 端子の出方
- 4 辺すべてからガルウィング形のリードが出る面実装
- 端子ピッチの例
- 1.00〜0.40 mm の区分
- 品番ごとの例
- Renesas の資料は 100 ピン QFP（ピッチ 0.5 mm）の接合部断面を掲載。QFP 系の実装寸法表は 1.00〜0.40 mm、0.4 mm ピッチの LQFP を扱う章もある
- 略称
- QFN
- 正式名（英語）
- Quad Flatpack No Lead
- 端子の出方
- リードがなく、パッケージ底面（側面に出る型もある）に電極が出る面実装。中央に放熱用の露出パッドを持つ型がある
- 端子ピッチの例
- 0.8・0.5・0.4 mm の例
- 品番ごとの例
- TI SN74LVC00A の QFN は 3.5 × 3.5 mm・0.5 mm ピッチ（RGY）と 3 × 2.5 mm の WQFN（BQA）。Renesas の QFN 実装寸法表は 0.8・0.5・0.4 mm で、露出パッドをはんだ付けする場合はランドを同寸にするとある
- 略称
- BGA
- 正式名（英語）
- Ball Grid Array
- 端子の出方
- 底面に格子状に並んだはんだボールで接続する面実装
- 端子ピッチの例
- 1.50〜0.40 mm の区分
- 品番ごとの例
- Renesas の資料は 261 ピン BGA（0.65 mm ピッチ）の接合部断面と、0.5 mm ピッチ FBGA の位置公差の例を掲載。BGA / LGA のパッド寸法表は 1.50〜0.40 mm の列を持つ
- 略称
- WLCSP
- 正式名（英語）
- Wafer-Level Chip-Scale Package。TIの対応する名称はWCSP / DSBGA（Die Size Ball Grid Array）
- 端子の出方
- チップ底面に直接はんだボールを並べた、チップ寸法に近い面実装
- 端子ピッチの例
- 0.5 mm の例
- 品番ごとの例
- TI SN74AUP1G00 の DSBGA 5 ボール（YZP）は 1.37 × 0.87 mm で、図面のボールピッチが 0.5 mm
- 略称
- DIP
- 正式名（英語）
- Dual In-Line Package
- 端子の出方
- 対向する 2 辺に 2 列。基板の穴に差し込むスルーホール実装
- 端子ピッチの例
- 2.54 mm（0.100 in）
- 品番ごとの例
- Renesas の資料は 8 ピン DIP の図でピッチ e = 2.54、列間 7.62 mm（300 mil）。TI SN54LVC00A のセラミック DIP（CDIP）14 ピンは 19.55 × 6.7 mm
- 略称
- SOP
- 正式名（英語）
- Small-Outline Package（TI は Japan 起源と注記）
- 端子の出方
- 対向する 2 辺からガルウィング形のリードが出る面実装
- 端子ピッチの例
- 1.27 mm の例が多い
- 品番ごとの例
- TI SN74LVC00A の SOIC 14 ピン（D）はピッチ 1.27 mm、本体 8.65 × 3.91 mm。同じ品番の SOP 14 ピン（NS）は本体 10.30 × 5.30 mm。Renesas の SOP 実装寸法表は 1.27〜0.40 mm の列を持つ
- 略称
- SSOP
- 正式名（英語）
- Shrink Small-Outline Package
- 端子の出方
- SOP と同じ 2 辺ガルウィングで、ピッチを詰めたもの
- 端子ピッチの例
- 0.65 mm の例
- 品番ごとの例
- TI SN74LVC00A の SSOP 14 ピン（DB）はピッチ 0.65 mm、本体 6.20 × 5.30 mm
- 略称
- TSSOP
- 正式名（英語）
- Thin Shrink Small-Outline Package
- 端子の出方
- SSOP と同じ 2 辺ガルウィングで、本体が薄いもの
- 端子ピッチの例
- 0.65 mm の例（0.5 mm の区分もある）
- 品番ごとの例
- TI SN74LVC00A の TSSOP 14 ピン（PW）はピッチ 0.65 mm、本体 5.00 × 4.40 mm。Renesas の SSOP / TSSOP 等の実装寸法表は 1.00・0.80・0.65・0.50・0.40 mm の列に値を持つ
- 略称
- QFP
- 正式名（英語）
- Quad Flat Package
- 端子の出方
- 4 辺すべてからガルウィング形のリードが出る面実装
- 端子ピッチの例
- 1.00〜0.40 mm の区分
- 品番ごとの例
- Renesas の資料は 100 ピン QFP（ピッチ 0.5 mm）の接合部断面を掲載。QFP 系の実装寸法表は 1.00〜0.40 mm、0.4 mm ピッチの LQFP を扱う章もある
- 略称
- QFN
- 正式名（英語）
- Quad Flatpack No Lead
- 端子の出方
- リードがなく、パッケージ底面（側面に出る型もある）に電極が出る面実装。中央に放熱用の露出パッドを持つ型がある
- 端子ピッチの例
- 0.8・0.5・0.4 mm の例
- 品番ごとの例
- TI SN74LVC00A の QFN は 3.5 × 3.5 mm・0.5 mm ピッチ（RGY）と 3 × 2.5 mm の WQFN（BQA）。Renesas の QFN 実装寸法表は 0.8・0.5・0.4 mm で、露出パッドをはんだ付けする場合はランドを同寸にするとある
- 略称
- BGA
- 正式名（英語）
- Ball Grid Array
- 端子の出方
- 底面に格子状に並んだはんだボールで接続する面実装
- 端子ピッチの例
- 1.50〜0.40 mm の区分
- 品番ごとの例
- Renesas の資料は 261 ピン BGA（0.65 mm ピッチ）の接合部断面と、0.5 mm ピッチ FBGA の位置公差の例を掲載。BGA / LGA のパッド寸法表は 1.50〜0.40 mm の列を持つ
- 略称
- WLCSP
- 正式名（英語）
- Wafer-Level Chip-Scale Package。TIの対応する名称はWCSP / DSBGA（Die Size Ball Grid Array）
- 端子の出方
- チップ底面に直接はんだボールを並べた、チップ寸法に近い面実装
- 端子ピッチの例
- 0.5 mm の例
- 品番ごとの例
- TI SN74AUP1G00 の DSBGA 5 ボール（YZP）は 1.37 × 0.87 mm で、図面のボールピッチが 0.5 mm
| 略称 | 正式名（英語） | 端子の出方 | 端子ピッチの例 | 品番ごとの例 |
|---|---|---|---|---|
| DIP | Dual In-Line Package | 対向する 2 辺に 2 列。基板の穴に差し込むスルーホール実装 | 2.54 mm（0.100 in） | Renesas の資料は 8 ピン DIP の図でピッチ e = 2.54、列間 7.62 mm（300 mil）。TI SN54LVC00A のセラミック DIP（CDIP）14 ピンは 19.55 × 6.7 mm |
| SOP | Small-Outline Package（TI は Japan 起源と注記） | 対向する 2 辺からガルウィング形のリードが出る面実装 | 1.27 mm の例が多い | TI SN74LVC00A の SOIC 14 ピン（D）はピッチ 1.27 mm、本体 8.65 × 3.91 mm。同じ品番の SOP 14 ピン（NS）は本体 10.30 × 5.30 mm。Renesas の SOP 実装寸法表は 1.27〜0.40 mm の列を持つ |
| SSOP | Shrink Small-Outline Package | SOP と同じ 2 辺ガルウィングで、ピッチを詰めたもの | 0.65 mm の例 | TI SN74LVC00A の SSOP 14 ピン（DB）はピッチ 0.65 mm、本体 6.20 × 5.30 mm |
| TSSOP | Thin Shrink Small-Outline Package | SSOP と同じ 2 辺ガルウィングで、本体が薄いもの | 0.65 mm の例（0.5 mm の区分もある） | TI SN74LVC00A の TSSOP 14 ピン（PW）はピッチ 0.65 mm、本体 5.00 × 4.40 mm。Renesas の SSOP / TSSOP 等の実装寸法表は 1.00・0.80・0.65・0.50・0.40 mm の列に値を持つ |
| QFP | Quad Flat Package | 4 辺すべてからガルウィング形のリードが出る面実装 | 1.00〜0.40 mm の区分 | Renesas の資料は 100 ピン QFP（ピッチ 0.5 mm）の接合部断面を掲載。QFP 系の実装寸法表は 1.00〜0.40 mm、0.4 mm ピッチの LQFP を扱う章もある |
| QFN | Quad Flatpack No Lead | リードがなく、パッケージ底面（側面に出る型もある）に電極が出る面実装。中央に放熱用の露出パッドを持つ型がある | 0.8・0.5・0.4 mm の例 | TI SN74LVC00A の QFN は 3.5 × 3.5 mm・0.5 mm ピッチ（RGY）と 3 × 2.5 mm の WQFN（BQA）。Renesas の QFN 実装寸法表は 0.8・0.5・0.4 mm で、露出パッドをはんだ付けする場合はランドを同寸にするとある |
| BGA | Ball Grid Array | 底面に格子状に並んだはんだボールで接続する面実装 | 1.50〜0.40 mm の区分 | Renesas の資料は 261 ピン BGA（0.65 mm ピッチ）の接合部断面と、0.5 mm ピッチ FBGA の位置公差の例を掲載。BGA / LGA のパッド寸法表は 1.50〜0.40 mm の列を持つ |
| WLCSP | Wafer-Level Chip-Scale Package。TIの対応する名称はWCSP / DSBGA（Die Size Ball Grid Array） | チップ底面に直接はんだボールを並べた、チップ寸法に近い面実装 | 0.5 mm の例 | TI SN74AUP1G00 の DSBGA 5 ボール（YZP）は 1.37 × 0.87 mm で、図面のボールピッチが 0.5 mm |
読むときの注意
- 同じ略称でも、ピッチ・ピン数・本体幅は品番ごとに違います。表のピッチは出典に載っていた例であり、各略称の全範囲ではありません。
- メーカーによって略称の付け方や呼び分けが異なります。名称だけで互換性を判断せず、品番ごとの外形図を照合してください。
- WCSP / DSBGAはTIの用語集で相互参照される名称です。各社のWLCSPという呼称との機械的な互換性を示すものではありません。JEDEC登録図番は品番の外形図で確認してください。
- LGA（底面にボールのない電極だけが並ぶ型）は Renesas の資料でも BGA と並べて扱われますが、この表の対象外です。
はじめての方へ
IC パッケージの基礎
IC の本体は、シリコンでできた小さく薄い板（チップ）です。パッケージは、それを樹脂やセラミックで包み、基板にはんだ付けできる端子を付けた「外装」です。同じ中身の IC でも、パッケージ違いの型番が用意されていることがよくあります。
名前の読み方
パッケージ名は、形を表す略語です。DIP は 2 列に並んだピンを基板の穴に差し込む形、SOP や QFP は本体の側面から端子が出ている表面実装の形、QFN は端子が本体からはみ出さず底面の縁に並ぶ形、BGA は裏面にはんだの玉を格子状に並べた形です。名前のあとの数字はピンの数です（例: QFP-64 は 64 ピン）。
設計と製造で変わること
端子の間隔（ピッチ）が狭いほど、また端子が本体の下に隠れるほど、基板の製造やはんだ付けの検査が難しくなります。BGA は、はんだの状態を X 線で検査することがあります。試作で手はんだをしたい場合は、ピッチの広いパッケージを選ぶのが現実的です。
代替品を探すとき
パッケージの名前が同じでも、メーカーによって本体の寸法や裏面の放熱パッドの大きさが少しずつ違うことがあります。代替品は、データシートの外形図で寸法を見比べてから決めます。
このページに出てくる言葉
- ピッチ
- 隣り合う端子の中心どうしの間隔。0.5 mm などで表す。
- 表面実装（SMD）
- 基板の表面に部品を載せてはんだ付けする方式。
- スルーホール
- 基板の穴に部品の足を通してはんだ付けする方式。
- 放熱パッド
- パッケージ裏面の金属の面。基板にはんだ付けして熱を逃がす。
あわせて読む: チップ部品のサイズ早見表
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